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Os muestro como modelar el comportamiento de un MUX2:1 simple en Verilog usando puertas lógicas NANDs.

This video shows how to model a MUX2:1 behaviour using NAND logic gates in Verilog.

01:37 Crear proyecto
03:47 Modelar Mux2:1 simple en Verilog
08:27 Crear testbench
19:03 Simular el modelo Mux2:1 simple en Model-Sim (Altera)
21:07 Crear modelo para placa de desarrollo DE2 Altera Terasic
37:49 Programar modelo Mux2:1 simple a la FPGA
39:53 Comprobar modelo Mux2:1 simple en placa de desarrollo DE2 Altera
40:33 Comprobar salida dependiendo de la entrada

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#quartus #modelsim #fpga #altera #intel