VHDL en pratique : Bien mener son test unitaire ou comment concevoir son banc de tests (testbenches)

Описание к видео VHDL en pratique : Bien mener son test unitaire ou comment concevoir son banc de tests (testbenches)

Bonjour à toutes et à tous. Au moment de réaliser les tests d'un module écrit en VHDL, il faut toujours se poser les bonnes questions sur ce que l'on souhaite valider. Cela paraît évident mais en pratique, je constate souvent que mes étudiants se lancent dans l'écriture de tests sans savoir vraiment ce qu'ils vont tester. Il en résulte la plupart du temps des tests qui, dans un cas extrême, produisent des résultats qui semblent indiquer que le programme ne fonctionne pas. Parfois, c'est juste le fruit d'une simulation qui n'a pas été assez longue, voire tellement courte qu'elle n'a même pas permis de faire apparaître la première période de l'horloge du système à tester.

Комментарии

Информация по комментариям в разработке

Похожие видео