Xilinx ISE : Simuler en écrivant un banc de tests en VHDL (testbench VHDL)

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Описание к видео Xilinx ISE : Simuler en écrivant un banc de tests en VHDL (testbench VHDL)

La vidéo précédente proposait de réaliser l'ensemble de la simulation sous ISim : création des vecteurs de test et simulation.
Pour plus de souplesse et même si cela paraît plus compliqué au premier abord, il est en réalité beaucoup plus commode de séparer ce processus en 2 étapes où la première consiste à décrire les signaux de test avec le langage VHDL et la seconde à simuler l'élément à tester avec les stimulii décrits dans le banc de test VHDL.

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